cadence drc怎么显示

在Cadence软件中，显示DRC（设计规则检查）错误的方法根据不同的工具（如OrCAD Capture、Allegro PCB Editor或Virtuoso）略有差异。以下是常见场景下的操作步骤：

1. OrCAD Capture中的DRC显示

实时在线DRC：

在OrCAD Capture 17.4及上面版本中，开启实时DRC功能后，错误会通过“Online DRCs”窗口自动显示。双击错误信息可跳转到原理图中的对应位置，并高亮问题区域（如悬空网络或缺失封装的元件）。

批量DRC检查：

通过菜单路径 dsn → Tools → Design Rules Check，设置电气规则（如单点网络检测、引脚类型冲突）和物理规则（如封装缺失检查），检查结果会在信息栏或生成的.DRC报告中显示。需确保勾选 View Output 以自动打开报告。

2. Allegro PCB Editor中的DRC显示

DRC标识样式：


默认DRC标记为空心显示，可通过 Setup → User Preferences → Visual 勾选 display_drcfill 改为实心显示，提高可视性。

DRC Browser：

使用 Tools → DRC Browser 查看所有DRC错误，支持按类型（如间距、制造规则）筛选。点击错误坐标可定位到PCB中的具体位置，并通过移动走线或调整布局修复。

约束管理器：

在 Setup → Constraints 中设置间距或线宽规则，违反规则时会实时生成DRC标记。

3. Virtuoso版图工具中的DRC显示

交互式检查：

在版图编辑界面，通过 Verify → DRC 运行检查，错误会以高亮边框或闪烁形式显示。使用 Verify → Markers → Find 可逐个查看错误详情（如金属层间距违规）。

错误定位：

结合标尺工具（快捷键 k）测量实际尺寸与规则要求，通过编辑图形属性（如调整路径宽度）修正错误。

4. 通用设置与注意事项

高亮颜色：

在Allegro中，通过 Display → Color 自定义DRC高亮颜色，便于区分不同网络或层。

报告生成：

确保生成光绘文件（.art）和钻孔文件（.drl）前完成DRC检查，避免制造问题。

通过上述方法，可有效显示和管理DRC错误，确保设计符合规则。若需进一步排查，建议结合日志文件（如Viewlog）分析具体错误原因。

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