cadence怎么画版图
软件: cadence
Cadence版图绘制流程及关键操作指南
1. 前期准备：建立项目与库
打开Cadence软件，通过Library Manager创建新库（如myLib），选择对应工艺库（如SMIC 180nm）和技术文件（.tf格式）。
新建Cell（如inv），选择Layout View（版图视图），进入Virtuoso Editing界面（核心版图设计工具）。
2. 基础元件绘制（以MOS管为例）
有源区（Active）：在LSW（层选择窗口）中选择active(dg)层，用Rectangle工具绘制矩形（如PMOS宽3.6u、长6u，NMOS宽0.6u、长3u），需预留接触孔空间（边缘覆盖0.3u）。
栅极（Poly）：切换LSW至poly(dg)层，绘制与有源区重叠的矩形（栅长为poly宽度，如0.6u），确保与源/漏区对齐。
N-Well（PMOS专用）：在LSW中选择nwell层，绘制包围PMOS有源区的矩形（比有源区长1.8u、宽1.8u），用于连接VDD。
Contact/Via：
源/漏连接：在active层上画contact(dg)矩形（0.6u×0.6u），覆盖有源区边缘0.3u；在其上画via（连接metal1），再用metal1（水平布线）延长至电源/信号线。
通孔：用via工具连接metal1与metal2（垂直布线），设置过孔尺寸（如0.6u×0.6u）和间距（如1.5u）。
3. 布局优化技巧
移动与对齐：选中元件按m键移动，n键实现45°移动；按a进入对齐模式，点击元件边缘或中心圆点实现边对齐/中心对齐（支持多元件快速对齐）。
旋转与镜像：移动时按F3弹出设置窗口，选择旋转角度（如90°）或左右镜像；也可右键点击元件直接调整。
Group管理：选中多个元件（按住右键框选），点击Group图标捆绑，移动/对齐时作为一个整体操作，提升效率。
4. 布线流程
显示与编辑：通过Connectivity→Incomplete Net查看未完成连线，开启后可检查连线状态（但不建议实时开启，避免画面混乱）。
连线操作：按p键启动连线，鼠标靠近图层边缘（如metal1）会自动提示图层和线宽（可在LSW中提前设置）；点击图层边缘引出连线，按F3进入编辑模式调整线宽（如metal1线宽≥0.3u）。
过孔设置：按o键进入过孔配置，选择连接的两个图层（如metal1→metal2），设置过孔规格（如Row/Column数量），或选择Compute from自动生成合适尺寸。
5. 关键注意事项
电源与地连接：PMOS的B极（栅极）必须通过via连接到nwell（VDD），NMOS的B极必须连接到p-sub（VSS），否则会导致LVS（版图与原理图一致性检查）报错。
DRC检查：绘制完成后，选择对应工艺的.rule文件（如scmos规则），设置输出目录，点击Run DRC检查设计规则（如线宽、间距、过孔尺寸），修复所有违规项。
LVS验证：打开原理图schematic视图，运行LVS（版图与原理图对比），确保元件连接关系一致（如所有net名称匹配），避免短路或断路。
6. 辅助功能提升效率
快捷键：Shift+F放大显示内部结构，Ctrl+F返回宏观视角；r键画矩形，Shift+P画多边形；c键复制，F3设置复制属性（如旋转、镜像）。
标签添加：用Text工具（LSW中选择text(d3)层）添加VDD、GND、A（输入）、Out（输出）等标签，放置在对应metal1或via附近，便于识别。
上面流程覆盖了Cadence版图设计的核心步骤，实际设计中需根据具体电路（如差分放大器、锁相环）调整布局（如MOS匹配、Dummy管添加）和布线策略（如屏蔽、蛇形走线），同时严格遵守工艺库的设计规则以确保流片成功率。
1. 前期准备：建立项目与库
打开Cadence软件，通过Library Manager创建新库（如myLib），选择对应工艺库（如SMIC 180nm）和技术文件（.tf格式）。
新建Cell（如inv），选择Layout View（版图视图），进入Virtuoso Editing界面（核心版图设计工具）。
2. 基础元件绘制（以MOS管为例）
有源区（Active）：在LSW（层选择窗口）中选择active(dg)层，用Rectangle工具绘制矩形（如PMOS宽3.6u、长6u，NMOS宽0.6u、长3u），需预留接触孔空间（边缘覆盖0.3u）。
栅极（Poly）：切换LSW至poly(dg)层，绘制与有源区重叠的矩形（栅长为poly宽度，如0.6u），确保与源/漏区对齐。
N-Well（PMOS专用）：在LSW中选择nwell层，绘制包围PMOS有源区的矩形（比有源区长1.8u、宽1.8u），用于连接VDD。
Contact/Via：
源/漏连接：在active层上画contact(dg)矩形（0.6u×0.6u），覆盖有源区边缘0.3u；在其上画via（连接metal1），再用metal1（水平布线）延长至电源/信号线。
通孔：用via工具连接metal1与metal2（垂直布线），设置过孔尺寸（如0.6u×0.6u）和间距（如1.5u）。
3. 布局优化技巧
移动与对齐：选中元件按m键移动，n键实现45°移动；按a进入对齐模式，点击元件边缘或中心圆点实现边对齐/中心对齐（支持多元件快速对齐）。
旋转与镜像：移动时按F3弹出设置窗口，选择旋转角度（如90°）或左右镜像；也可右键点击元件直接调整。
Group管理：选中多个元件（按住右键框选），点击Group图标捆绑，移动/对齐时作为一个整体操作，提升效率。
4. 布线流程
显示与编辑：通过Connectivity→Incomplete Net查看未完成连线，开启后可检查连线状态（但不建议实时开启，避免画面混乱）。
连线操作：按p键启动连线，鼠标靠近图层边缘（如metal1）会自动提示图层和线宽（可在LSW中提前设置）；点击图层边缘引出连线，按F3进入编辑模式调整线宽（如metal1线宽≥0.3u）。
过孔设置：按o键进入过孔配置，选择连接的两个图层（如metal1→metal2），设置过孔规格（如Row/Column数量），或选择Compute from自动生成合适尺寸。
5. 关键注意事项
电源与地连接：PMOS的B极（栅极）必须通过via连接到nwell（VDD），NMOS的B极必须连接到p-sub（VSS），否则会导致LVS（版图与原理图一致性检查）报错。
DRC检查：绘制完成后，选择对应工艺的.rule文件（如scmos规则），设置输出目录，点击Run DRC检查设计规则（如线宽、间距、过孔尺寸），修复所有违规项。
LVS验证：打开原理图schematic视图，运行LVS（版图与原理图对比），确保元件连接关系一致（如所有net名称匹配），避免短路或断路。
6. 辅助功能提升效率
快捷键：Shift+F放大显示内部结构，Ctrl+F返回宏观视角；r键画矩形，Shift+P画多边形；c键复制，F3设置复制属性（如旋转、镜像）。
标签添加：用Text工具（LSW中选择text(d3)层）添加VDD、GND、A（输入）、Out（输出）等标签，放置在对应metal1或via附近，便于识别。
上面流程覆盖了Cadence版图设计的核心步骤，实际设计中需根据具体电路（如差分放大器、锁相环）调整布局（如MOS匹配、Dummy管添加）和布线策略（如屏蔽、蛇形走线），同时严格遵守工艺库的设计规则以确保流片成功率。
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